Wafer dan CoWoS Driven, Huang Renxun: TSMC Capacity to Double Dekad Akan Datang

Baru-baru ini, Ketua Pegawai Eksekutif NVIDIA Jensen Huang menyatakan bahawa syarikat itu pada masa ini komited sepenuhnya untuk pengeluaran Grace Blackwell sementara juga menghasilkan Vera Rubin secara besar-besaran.Vera Rubin terdiri daripada enam cip berbeza, setiap satunya mewakili teknologi paling canggih di dunia.

Memandangkan permintaan bekalan untuk cip AI yang canggih ini, Huang menekankan bahawa TSMC mesti bekerja keras tahun ini, kerana NVIDIA memerlukan wafer dan kapasiti CoWoS yang besar.

Huang seterusnya menyatakan bahawa kapasiti TSMC berkemungkinan melebihi 100% sepanjang dekad akan datang.Pengeluaran akan diedarkan ke seluruh kemudahan di Amerika Syarikat, Eropah, Jepun dan Taiwan.

Didorong oleh kecerdasan buatan dan cip pengkomputeran berprestasi tinggi (HPC), nod proses lanjutan dan teknologi pembungkusan termaju adalah kekurangan bekalan.

Proses lanjutan terkini TSMC—2nm (N2)—telah memulakan pengeluaran besar-besaran pada Q4 2025. Menggunakan seni bina transistor Gate-All-Around (GAA) generasi pertama, ia memberikan peningkatan prestasi 10%-15% pada penggunaan kuasa yang setara berbanding 3nm/3nm Enhanced generasi sebelumnya.Sebaliknya, ia mencapai pengurangan 25%-30% dalam penggunaan kuasa pada prestasi yang setara sambil meningkatkan ketumpatan transistor sebanyak kira-kira 20%.

Fab 20 TSMC di Baoshan dan Fab 22 di Kaohsiung, Taiwan, berfungsi sebagai tapak pengeluaran awal untuk proses 2nm.Kapasiti di kedua-dua kemudahan untuk 2026 telah ditempah sepenuhnya.TSMC juga merancang untuk membina kilang 2nm baharu di Taman Sains Hsinchu dan mengguna pakai teknologi proses 2nm dan A16 di kilang ketiganya di Arizona, Amerika Syarikat, dengan pengeluaran besar-besaran dijangka bermula pada 2028.

Selain itu, TSMC bercadang untuk memulakan pengeluaran besar-besaran varian prestasi 2nm (N2P) yang dipertingkatkan pada separuh kedua 2026. Syarikat itu juga akan memajukan R&D untuk proses 1.4nm generasi akan datang, menyasarkan ujian pengeluaran risiko pada 2027 dan pengeluaran besar-besaran berperingkat bermula pada 2028.

Dalam pembungkusan lanjutan, teknologi CoWoS mewakili kelebihan daya saing teras TSMC.Pengeluar cip AI global sangat bergantung pada kapasiti CoWoS, dengan teknologi yang kini digunakan secara meluas dalam latihan AI dan cip inferens daripada syarikat seperti NVIDIA, AMD, Google dan Amazon untuk menyokong latihan model berskala besar dan permintaan pengkomputeran berprestasi tinggi.

Memandangkan kekurangan kapasiti CoWoS yang berterusan, industri menjangkakan TSMC akan secara beransur-ansur menggunakan semula fabrik 8-inci sedia ada di Taiwan ke dalam kemudahan pembungkusan termaju.Pada masa yang sama, loji pembungkusan termaju yang sedang dalam pembinaan akan mengutamakan pengembangan kapasiti CoWoS sebagai objektif utama mereka.Di luar AP5B yang sudah beroperasi di Central Taiwan Science Park dan AP6 di Zhunan, kemudahan termasuk AP8 di Southern Taiwan Science Park dan AP7 di Chiayi sedang bersedia untuk mengembangkan kapasiti CoWoS untuk memenuhi permintaan pasaran.